研究机构IMEC已经发表了一篇论文，该研究表明，在5nm节点上， STT-MRAM与SRAM相比可以为缓存提供节能效果。这种优势比非易失性和较小的空间占用更好。
本周，半导体研究的核心商业合作伙伴IMEC在加利福尼亚州旧金山举行的国际电子器件会议（IEDM）上发表了大量论文。
在关于5nm嵌入式MRAM的论文中，IMEC使用经过硅验证的pMTJ紧凑模型进行了设计分析，该模型与5nm节点兼容。对于读写操作，pMTJ称访问延迟分别小于2.5ns和7.1ns。分析表明，STT-MRAM满足了高性能计算中一级到三级缓存的众多要求，并且读写性能显著高于SRAM。它满足了超过100MHz的时钟频率的要求，同时占用面积为SRAM的43.3％。
IMEC进行了设计技术协同优化（DTCO），以确定5nm节点上STT-MRAM单元的要求和规格，并得出了一个结论，高性能STT-MRAM位单元的MRAM间距是45nm接触栅极间距的两倍，是5nm最后一级高速缓存的首选解决方案。在第二步中，在300mm 硅晶片上制造高性能STT-MRAM单元，并通过实验测量磁隧道结的特性。
通过改变高速缓存大小，对SRAM和STT-MRAM进行能耗比较。在0.4MB时的读操作和5MB时的写操作的情况下，与SRAM相比，STT-MRAM的能耗更低。资料来源：IMEC。
通过对SRAM和STT-MRAM的能耗曲线的观察，研究人员认为有两个交叉点会影响系统能耗：STT-MRAM的读写能耗均低于SRAM在0.4MB和5MB时的能耗。这是由于随着SRAM容量的增加，SRAM待机功率呈指数增长。
研究人员得出结论，即使SST-MRAM存在读写不对称，但在5nm节点和高速缓存容量低于12MB时，无论在何种应用场景下，STT-MRAM都是有好处的。
IMEC项目主管Gouri Sankar Kar在一份声明中说，“DTCO和硅验证模型让我们首次得出了这样的结论，在容量分别大于0.4MB和5MB时，STT-MRAM的读写能耗均比SRAM小；STT-MRAM的延迟足以满足高性能计算领域中最后一级缓存的要求，这些缓存的工作频率约为100MHz。“
我们应该考虑到MRAM会进一步改进，这些MRAM现在已经从研究领域中出现并且显示出优越的特性。
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