随着3D封装技术的出现，出现了“more than Moore”一词，用来反映面积电路密度的增长速度超过了与摩尔定律相关的传统IC缩放速度。今年在拉斯维加斯举行的设计自动化会议上，供应商的众多展品展示了独特的封装技术。不过先进的封装技术也需要相应的方法论流程，包括设计、实现和(电气加热力)分析的所有方面。我有机会与Cadence的集成电路封装和跨平台解决方案产品管理总监John Park讨论了这些封装解决方案的流程要求。
分类：SoC、SiP、和Chiplet
首先，我请John就如何更好地理解用于描述这些软件包的不同术语提出了自己的见解。他用下面一张图给出了解释：
John说:“多芯片模块(MCM)技术已经存在了几十年，应用于非常具体的高性能计算、通信和航空航天应用。开发物理实现的工程资源是相当可观的，芯片封装系统电气分析的投资也很可观。”
他还说:“之后出现了两种趋势。不断扩展的摩尔定律硅技术引入了片上系统(SoC)架构，集成了来自多个来源的IP。同时，这些模具的信号和功率I/O计数也增加了。2.5D封装技术的引入，在内插器(或基板)上采用互连线，使这些高引脚计数模集成在一个完整的系统级封装(SiP)上，SiP的机会不断增加。采用垂直堆叠模具的3D封装技术是最近才推出的，该技术对EDA流程提出了特殊的要求，从有限的测试引脚访问到不同的热建模要求。”
什么是Chiplet ?
John回答说:“SiP设计的下一个趋势是异构芯片的集成。很可能不是系统中的所有功能都需要相同流程节点的PPA特性。集成来自不同来源和技术的(硬)IP功能可能有成本和进度优势，这些硅IP就是Chiplet。Chiplet代表了SoC中IP的代工厂和过程节点的独立分解。总之，SiP是一种新的SoC。
我问:“现在有一些架构定义用于连接集成在SoC中的IP。这将如何扩展到基于Chiplet的SiP?”
John表示：“为基于Chiplet的设计建立一个类似的架构定义有很多工作要做，其中最著名的是Intel最近提供的“高级接口总线”(AIB)规范(免许可证使用费)。”
AIB是一种并行总线，时钟转发定义了芯片之间的物理层互连，类似于DDR DRAM存储器模块的并行接口(控制信号采用单速率，数据传输采用双速率)。并行接口表明SiP上的连接将是“电短路”的，可用的Chiplet凸点将足以进行并行总线通信，不需要更多复杂的SerDes设计和相关的信号完整性分析。
请注意，DARPA也有一个项目专注于定义类似的IP芯片设计和重用平台——“通用异构集成和知识产权重用策略”，即CHIPS（链接）。
John补充说，“我们还将重点关注SiP上Chiplet的验证IP(例如，验证一致性测试台)。”
感谢John非常清晰地描述了新兴的基于芯片的设计策略。接下来将讨论这些SiP技术如何影响EDA工具和流程开发。
SiP参考流程
由代工厂发布的新的硅工艺设计工具包(PDK)通常还包括对符合工艺节点的EDA平台工具的描述，即“EDA参考流程”。John指出，高级SiP设计工具包也包括相应的参考流程。他还介绍了最近与台积电的合作，为台积电的先进2.5D和3D封装产品提供了一个全面的设计和电气分析工具套件，例如CoWoS、InFO、WoW和SoIC。以下列出了该合作声明中描述的一些参考流程工具，并简要介绍了它们在SiP设计中的链接：
John特别关注了最近对OrbitIO interconnect设计器的改进。“SiP硅和封装技术的多样性要求使用不同的工具平台。”John说。“用于管理整个SiP设计的方法往往是非常特殊的。例如，工程团队之间交换电子表格，以表示硅模具微凸点、插入器路由/vias、通硅vias和包凸点之间的连接。需要一个单一的、一致的互连管理器来表示和维护这个模型，这就是OrbitIO的作用。”
John继续说道:“OrbitIO提供了跨平台的SiP模型，这些平台用于实现和分析数字芯片、AMS芯片和PCB。注意，OrbitIO和每个平台之间的数据表示是双向的，即可直接与平台集成来交换数据。同时在特定平台上做了额外的细节修订，这些更新将反映在OrbitIO中。”
OrbitIO中是否提供模型连接检查？
John表示确实如此，“此外，还有一些扩展可供客户开发自己的检查规则。”
利用先进的2.5D和3D封装技术，SiP设计的势头肯定会越来越大。这些设计中的很大一部分将集成芯片级别的IP，寻找芯片之间互连结构和测试方法的标准。要利用封装技术，则需要一个全面的EDA策略，以便跨工程领域进行策划、实现和分析，并在工具平台上提供一个完整的、一致的SiP模型。
原文链接：https://semiwiki.com/eda/cadence/272958-sip-is-the-new-soc-56th-dac/
